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Abhängigkeiten: RAM - Frontsidebus
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<blockquote data-quote="sMiNt" data-source="post: 162196"><p><strong>AW: Abhängigkeiten: RAM - Frontsidebus</strong></p><p></p><p>Ah, OK. Ich dachte die folgenden Werte (herauskopier aus EVEREST Ultimate, Chipsatz) beziehen sich auf den aktuell eingebauten Speicher. Sie beziehen sich dann wohl eher aufs Mainboard?</p><p></p><p>[CODE][B]Speicher Timings[/B] </p><p>CAS Latency (CL) 5T</p><p>RAS To CAS Delay (tRCD) 5T</p><p>RAS Precharge (tRP) 5T</p><p>RAS Active Time (tRAS) 15T</p><p>Row Refresh Cycle Time (tRFC) 35T</p><p>RAS To RAS Delay (tRRD) 3T</p><p>Read To Precharge Delay (tRTP) 5T</p><p>Four Activate Window Delay (tFAW) 17T</p><p>Write CAS Latency (tWCL) 4T</p><p>Refresh Period (tREF) 7.8 us[/CODE]</p><p></p><p>Daraus geht dann hervor, dass ein CL4 Speicher auf CL5 "heruntergetaktet" würde?</p></blockquote><p></p>
[QUOTE="sMiNt, post: 162196"] [b]AW: Abhängigkeiten: RAM - Frontsidebus[/b] Ah, OK. Ich dachte die folgenden Werte (herauskopier aus EVEREST Ultimate, Chipsatz) beziehen sich auf den aktuell eingebauten Speicher. Sie beziehen sich dann wohl eher aufs Mainboard? [CODE][B]Speicher Timings[/B] CAS Latency (CL) 5T RAS To CAS Delay (tRCD) 5T RAS Precharge (tRP) 5T RAS Active Time (tRAS) 15T Row Refresh Cycle Time (tRFC) 35T RAS To RAS Delay (tRRD) 3T Read To Precharge Delay (tRTP) 5T Four Activate Window Delay (tFAW) 17T Write CAS Latency (tWCL) 4T Refresh Period (tREF) 7.8 us[/CODE] Daraus geht dann hervor, dass ein CL4 Speicher auf CL5 "heruntergetaktet" würde? [/QUOTE]
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